全數(shù)字短波接收機(jī)的設(shè)計(jì)過程會(huì)遇到哪些難題：
①采樣率高，可能會(huì)導(dǎo)致輸出功率高，絕大多數(shù)插口的數(shù)據(jù)流分析速度也很高。因此務(wù)必按照髙速大數(shù)字控制系統(tǒng)設(shè)計(jì)的標(biāo)準(zhǔn)，降低系統(tǒng)軟件的干擾信號(hào)，以確保數(shù)據(jù)信號(hào)的一致性。FPGA是全部系統(tǒng)軟件的數(shù)據(jù)傳輸管理中心，它的設(shè)計(jì)方案看起來至關(guān)重要。這里采用的是VERTEXII系列產(chǎn)品FPGA，其內(nèi)部帶有數(shù)控機(jī)床電阻器（DigitalControlledImpedance，DCI），能夠用于對(duì)同軸電纜開展配對(duì)，并且伴隨著外部自然環(huán)境（如溫度）的轉(zhuǎn)變，能全自動(dòng)開展調(diào)整。不用在集成ic外界再接配對(duì)電阻器，降低了線路板的總面積及走線的難度系數(shù)。
②因?yàn)镕PGA的全局性時(shí)鐘頻率很高（100MHz），因而FPGA邏輯性的設(shè)計(jì)方案尤為重要。模塊化設(shè)計(jì)、層次化是大中型設(shè)計(jì)室必不可少的。有效的作用界定、控制模塊切分是關(guān)聯(lián)到電源電路最后可否做到特性規(guī)定的重要。在源碼（VHDL語言）設(shè)計(jì)過程中，盡可能選用流水線結(jié)構(gòu)，降低子元器件（如VHDL中的一個(gè)PROCESS）中的邏輯性傳送深層，以做到時(shí)鐘頻率的規(guī)定。
③主、從DSP中間的通訊是牽制系統(tǒng)軟件特性、提升系統(tǒng)軟件魯棒性的關(guān)鍵要素。在大部分狀況下，主、從DSP中間有很多的數(shù)據(jù)信息要傳送。比如，從DSP開展FFT與運(yùn)算，隨后將頻帶匯報(bào)給主DSP。假如主、從DSP中間的通訊速度不足高，或者不穩(wěn)定，必然危害全部系統(tǒng)軟件的特性。因此選用DSP的HPI插口（Host-PortInterface）。
主DSP根據(jù)多線程RAM插口瀏覽從DSP的HPI插口，手機(jī)充電線立即相接。多線程RAM控線連到FPGA，由FPGA作必需的邏輯性變換后與HPI控線相接。在這里方法下，主DSP開展兩次RAM實(shí)際操作就可以瀏覽1次HPI（各自瀏覽上位和底位），即進(jìn)行一個(gè)字（32位系統(tǒng)）的讀寫能力，速度非常高，達(dá)到50MBps。
④系統(tǒng)軟件將檢索和剖析作用融合在一起，造成DSP的程序流程量挺大，不可以徹底放到片內(nèi)（片內(nèi)只能192KB室內(nèi)空間）。因此一些代碼段和絕大多數(shù)的數(shù)據(jù)信息段必須放到片外的SDRAM中，瀏覽片外的速率要比瀏覽片內(nèi)慢得多。以便提升系統(tǒng)軟件特性，采用了動(dòng)態(tài)性生產(chǎn)調(diào)度的對(duì)策。